在数字芯片后端设计流程中，布局阶段（Placement）的时序收敛问题直接影响芯片的最终性能与良率。随着工艺节点向7nm及以下演进，传统时序优化手段面临严峻挑战，其中数据路径延迟过大、时钟路径异常和逻辑深度过深……
